Este ejemplo describe un diseño de agregador de multiplicador firmado de 16 bits con registros de canalización en Verilog HDL. Las herramientas de síntesis son capaces de detectar diseños de agregador de multiplicador en el código HDL e inferir automáticamente la altmult_add megafunción para proporcionar resultados óptimos.
Descargue los archivos utilizados en este ejemplo:
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Tabla 1. Listado de puertos de multiplicador y agregador firmados
| del tipo de | nombrede | puerto |
|---|---|---|
dataa[15:0], datab[15:0], y datac[15:0], datad[15:0] |
Entrada | Entradas de datos de 16 bits |
| Reloj | Entrada | Entrada de reloj |
| aclr | Entrada | Entrada de borrado asincrónico |
| resultado[32:0] | Salida | Salida de datos de 33 bits |