Este ejemplo describe un diseño de RAM sincrónica de reloj doble de 64 bits x 8 bits con diferentes direcciones de lectura y escritura en Verilog HDL. Las herramientas de síntesis pueden detectar diseños de RAM síncrona de reloj doble en el código HDL y inferir automáticamente las megafunciones de altsyncram o altdpram, dependiendo de la arquitectura del dispositivo de destino.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
La Tabla 1 enumera los puertos en el diseño de RAM sincrónica del reloj doble.
Tabla 1. Listado de puertos RAM síncronos de sincronización dual
Nombre de puerto |
Tipo |
Descripción |
|---|---|---|
datos[7:0] |
Entrada |
Entrada de datos de 8 bits |
read_addr[5:0] |
Entrada |
Entrada de dirección de lectura de 6 bits |
write_addr[5:0] |
Entrada |
Entrada de dirección de escritura de 6 bits |
Nosotros |
Entrada |
Entrada habilitada para escritura |
read_clock |
Entrada |
Entrada de reloj de lectura |
write_clock |
Entrada |
Entrada de reloj de escritura |
q[7:0] |
Salida |
Salida de datos de 8 bits |