Verilog HDL: Contador de comportamiento

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Este ejemplo describe un contador de 8 bits que se puede cargar con count enable. La construcción siempre construida, que se destaca en el texto rojo, describe cómo debe comportarse el contador.

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behav_counter.v

módulo behav_counter(d, clk, borrar, cargar, up_down, qd);

Entrada de la Declaración

de   puertos [7:0] d;   clk de entrada;
entrada   clara;
carga de   entrada;   up_down de entrada;
salida  [7:0] qd;

reg     [7:0] cnt;

always @ (remarcado clk)
comience
    si (!clear)
        cnt <= 8'h00;
    else si (cargar)
        cnt <= d;
    else si (up_down)
        cnt <= cnt + 1;
    else
        cnt <= cnt - 1;
end 
 
 
 assign qd = cnt;



endmodule

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