En este ejemplo se describe un diseño de adicionador/adicionador de 8 bits de dos entradas en Verilog HDL. La unidad de diseño cambia dinámicamente entre operaciones de suma y desactivación con un puerto de entrada add_sub.
Descargue los archivos utilizados en este ejemplo:
Tabla 1. Listado de puertos adder/Desangre de descampado
| del tipo de | nombrede | puerto |
|---|---|---|
| dataa[7:0], datab[7:0] | Entrada | Entradas de datos de 8 bits |
| add_sub | Entrada | Puerto de entrada para permitir la conmutación dinámica entre operaciones de suma y desactivación |
| Clk | Entrada | Entrada de reloj |
| resultado[8:0] | Salida | Salida de datos de 8 bits y un bit de transporte/descomprobado más significativo (MSB) |