Este ejemplo describe un registro de desplazamiento largo de un solo bit amplio de 64 bits en Verilog HDL. Las herramientas de síntesis detectan grupos de registros de desplazamiento e inferencia altshift_taps megafunción dependiendo de la arquitectura del dispositivo de destino.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
La Tabla 1 enumera los puertos y ofrece una descripción de cada uno.
Tabla 1. Listado de puertos de registro de desplazamiento 1x64
del tipo de | nombrede | puerto |
---|---|---|
Clk | Entrada | Reloj |
Cambio | Entrada | Entrada de activación de desplazamiento |
sr_in | Entrada | Entrada del registro de desplazamiento |
sr_out | Salida | Entrada del registro de desplazamiento |