Plantilla secundaria Nios® II Avalon® mapeada de memoria

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La plantilla proporcionada contiene un módulo Avalon Memory-Mapped (MM) Verilog incluido como un componente listo para soPC Builder. El componente es parameterizable, lo que le permite seleccionar la funcionalidad por registro. Puede utilizar el componente con cualquier familia de dispositivos Intel® compatible con SOPC Builder. El componente está basado en Verilog, por lo que puede agregar su propia funcionalidad o simplemente utilizarla como referencia. Para facilitar su uso, el componente utiliza las devoluciones de llamada Tcl para permitir que se realicen cambios de configuración automáticamente en un entorno de GUI.

Puede utilizar este componente como reemplazo del componente PIO que está disponible en SOPC Builder. Este componente implementa la misma lógica, pero se duplica para hasta 16 pares de E/S. Este componente también es compatible con anchos de datos que van desde 8 hasta 1024 bits con un modo de bucle de inversión opcional para permitir a los desarrolladores de software readback el contenido de salida. La versión 2.0 de este componente es compatible con puertos de entrada (o leer archivos de registro) con capacidades de interrupción para anchos de datos que van desde 8 hasta 32 bits. Las interrupciones se generan mediante la alternancia de datos del borde de ascenso en los puertos de entrada.

Figura 1. Diagrama de bloques de componentes.
Cada par de E/S es capaz de acceder a los tipos de acceso que se muestran en la Tabla 1.

El componente también proporciona opcionalmente señales de sincronización que se pueden utilizar para determinar cuándo un Avalon-MM principal accede a uno de los registros. Por ejemplo, su propia lógica personalizada conectada a uno de los puertos de datos de salida puede utilizar las señales de sincronización para indicar que los datos son válidos. Otro ejemplo es una de las entradas que se podrían conectar a un búfer FIFO. Las señales user_chipselect y user_read podrían utilizarse como señal de reconocimiento de lectura para el búfer FIFO.

Utilizando este ejemplo de diseño

El uso de este diseño se rige por, y está sujeto a, los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®.

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