ID del artículo: 000099253 Tipo de contenido: Resolución de problemas Última revisión: 25/06/2025

¿Por qué veo diferentes hashes de E/S HPS en diseños de FPGA basados en SDM con el modo de arranque HPS First, donde no se instancia la IP EMIF HPS?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en Quartus® Prime Pro Edition Software versión 24.1 y anteriores, el hash de E/S HPS generado para los flujos de bits de la Fase 1 y la Fase 2 puede cambiar entre compilaciones si el HPS EMIF no se instancia en un diseño habilitado para HPS. Esto afecta a los diseños en los que el modo de arranque está configurado en "HPS First".

Resolución

Puede utilizar la asignación QSF para evitar este problema:

set_global_assignment -name INI_VARS "asm_constant_hpsio_hash = on"

Esto está programado para ser corregido en una versión futura del software Quartus® Prime Pro Edition.

Productos relacionados

Este artículo se aplica a 2 productos

FPGA de SoC y FPGA Intel® Stratix® 10
FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.