ID del artículo: 000099127 Tipo de contenido: Mensajes de error Última revisión: 16/07/2024

¿Por qué se producen infracciones en la sincronización de recuperación en las interfaces de memoria externa Stratix® 10 FPGA IP para la señal reset_sync_pri_sdc_anchor DDR4?

Entorno

    Intel® Quartus® Prime Pro Edition
    Interfaces de memoria externa FPGA IP Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Es posible que vea violaciones de recuperación en la señal de reset_sync_pri_sdc_anchor debido a la promoción global automática de este restablecimiento.

Resolución

Para evitar las infracciones, aplique la siguiente asignación para evitar que la señal se promueva en una red global:

set_instance_assignment -name GLOBAL_SIGNAL OFF -to <hierarchy>|reset_sync_pri_sdc_anchor

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FPGA de SoC y FPGA Intel® Stratix® 10

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