¿Por qué el ejemplo de diseño de PI de FPGA de HDMI Arria® 10, Cyclone® 10 y Stratix®10 no funciona al cambiar la resolución del modo FRL al modo TMDS?

Debido a un problema en el ejemplo de diseño de PI de FPGA HDMI Arria® 10, Cyclone® 10 y Stratix®10 cuando utiliza el software Quartus® Prime Pro Edition v24.1 y versiones anteriores, observará rx_is_lockedtodata alternancia al cambiar FRL a modo TMDS cuando utilice el ejemplo de diseño de PI de FPGA HDMI.

Para evitar este problema, modifique mr_rx_rcfg_ctrl.v como se muestra a continuación en negrita.

timeout_cntr_reset <= (current_state == INACTIVO) ||
((current_state == RECONFIG_PLL_TMDS) && rxpll_tmds_rcfg_done) ||
((current_state == WAIT_PLL_TMDS_LOCKED) && rxpll_tmds_locked && rxphy_analogreset_ack) ||
((current_state == RECONFIG_RXPHY) && rxphy_rcfg_done) ||
((current_state == WAIT_RXPHY_READY) && rxphy_ready) ||
((current_state == WAIT_RXCORE_LOCKED) && (rxcore_locked)) ||
((current_state == RXCORE_IS_LOCKED) && (rxcore_locked));

Este problema se solucionó a partir de la versión 24.3 del software Quartus® Prime Pro Edition.