ID del artículo: 000098764 Tipo de contenido: Mensajes de error Última revisión: 20/05/2024

¿Por qué falla el ejemplo de diseño de Ethernet 10G MAC Ethernet de baja latencia Stratix® 10 FPGA IP 10M/100M/1G/2,5G/10G durante la simulación cuando se utiliza la herramienta Cadence* Xcelium*?

Entorno

    Intel® Quartus® Prime Pro Edition
    Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.3 y anteriores del software Quartus® Prime Pro Edition, el ejemplo de diseño de Ethernet 10M/100M/1G/2,5G/10G para MAC Ethernet 10G de baja latencia Stratix® 10 FPGA IP fallará al simular el uso de la herramienta Cadence* Xcelium*.

Resolución

Este problema se ha solucionado a partir de la versión 23.4 del software Quartus® Prime Pro Edition.

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Descargo de responsabilidad

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