ID del artículo: 000098506 Tipo de contenido: Fe de erratas Última revisión: 13/06/2025

¿Por qué se produce una pérdida de enlace después de aplicar un restablecimiento parcial y antes de que o_rx_pcs_ready esté disponible en la PI dura de Ethernet F-tile de Agilex™® 7?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un comportamiento inesperado en la variante Agilex®™ 7 F-tile Ethernet Hard IP 25G, hay una discrepancia de frecuencia entre o_clk_rec_div y o_clk_revc_div64. Por lo tanto, observará una pérdida en el enlace para una secuencia cyreset de reloj, y antes de o_rx_pcs_ready está disponible en la variante Agilex™ F-Tile Ethernet Hard IP 25G.

Resolución

Este problema se solucionó a partir de la versión 24.2 del software Quartus® Prime Pro Edition.

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FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

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