Debido a un problema en la versión 23.4 y anteriores del software Quartus® Prime, la multiplexación de reloj de la IP del FPGA de control de reloj se realiza incorrectamente cuando el número de entradas de reloj es 2.
Cuando el número de entradas de reloj es 2, la IP del FPGA de control de reloj tiene dos puertos de entrada de fuente de reloj (inclk0x e inclk1x) y un puerto de entrada para seleccionar la fuente de reloj (clkselect).
La multiplexación de reloj de la IP del FPGA de control de reloj en 23.4 y versiones anteriores funciona de la siguiente manera:
- Cuando se selecciona clkselect=0, inclk1x
- Cuando se selecciona clkselect=1, inclk0x
Sin embargo, debe funcionar de la siguiente manera:
- Cuando se selecciona clkselect=0, inclk0x
- Cuando se selecciona clkselect=1, inclk1x
Este problema afecta a Agilex™ 7 serie F, serie I y serie M.
Para evitar este problema, utilice el número de entradas de reloj como 4 en lugar de 2, utilice dos puertos de origen de reloj de entrada y deje los demás puertos de reloj de entrada sin utilizar.
Cuando se utiliza el número de entradas de reloj de 4, la IP del FPGA de control de reloj funciona como se esperaba con los puertos inclk0x, inclk1x, inclk2x, inclk3x y clkselect[1:0].
Puede utilizar las siguientes conexiones, por ejemplo.
- inclk0x : Conectar una fuente de reloj
- inclk1x : Conectar una fuente de reloj
- inclk2x, inclk3x - Entrada fija "0" o "1"
- clkselect[0] - Conecta una señal para seleccionar la fuente del reloj
- clkselect[1] - Entrada fija "0"
Este problema se solucionará en una versión futura del software Quartus® Prime.