ID del artículo: 000098406 Tipo de contenido: Resolución de problemas Última revisión: 16/05/2025

¿Por qué mi socio de enlace notifica errores de bit RX de la variante IP FPGA de PHY directo PMA/FEC F-Tile cuando el parámetro "Modo Fifo de interfaz Tx tile" está establecido en "Registrar"?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.3 y posteriores del software Quartus® Prime Pro Edition, su socio de enlace puede informar haber recibido errores de bit de la IP de la FPGA directa de PHY PMA/FEC de F-Tile cuando el parámetro Modo Fifo de la interfaz Tx tile está establecido en "Registrar".

Resolución

Para evitar este problema, realice las lecturas y escrituras siguientes en el bus de reconfig_pdp del IP:

  1. Leer 0x6000 de registro para todos los canales de la PI.
  2. Escribe los bits [10:9] del registro a 2'b10. Deje todos los demás bits del registro sin cambios (realice una lectura-modificación-escritura)

Este problema se corrigió en la versión 24.3 del software Quartus® Prime Pro Edition.

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