Debido a un problema en el software Quartus® Prime Standard Edition versión 23.1 y anteriores, es posible que vea este error interno durante la etapa de análisis y síntesis. Este error interno puede producirse si el proyecto tiene nombres de escape como "reg [7:0] \ xxx_reg[0];"
Para evitar este problema, no utilice nombres de escape en archivos Verilog HDL o VHDL.