ID del artículo: 000097763 Tipo de contenido: Mensajes de error Última revisión: 02/12/2024

Error(23721): No se puede colocar el bloque ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].enabled.inst en la ubicación fgt_refclk_8 porque la ubicación no puede conducir al tejido central.

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.4 del software Quartus® Prime Pro Edition, "Export Refclk #8 for use in user logic" y "Export Refclk #9 for use in user logic" se muestran como opciones disponibles en la PI de relojes PLL del sistema y referencia F-Tile de Agilex®™ 7. Si selecciona cualquiera de estas opciones, Error(23721) se producirá en la etapa de compilación de generación lógica.

Resolución

La exportación de Refclk #8 o Refclk #9 para su uso en lógica de usuario no es una característica compatible en los transceptores Agilex®™ 7 F-Tile. Refclk #1 a Refclk #7 se puede usar para el uso del reloj de referencia del transceptor en la lógica de usuario.

Este problema se resuelve en la versión 24.3 del software Quartus® Prime Pro Edition.

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Este artículo se aplica a 1 productos

FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

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