Debido a un problema en la versión 23.3 y anteriores del software Quartus® Prime Pro Edition, la dirección IP de FPGA de Agilex™ 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 no elimina la dirección base de HDM, lo que provoca la dirección convertida inesperada en la lógica de usuario.
Por ejemplo:
1. La transacción con dirección base HDM = 0x4f414c000000 y offset = 0, por lo que la dirección completa debe ser 0x4f414c000000 + 0 = 0x4f414c000000;
2. Agilex™ 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 FPGA IPCXL IP sale a la lógica de usuario con dirección convertida[51:6] = 0x13d0_5300_0000;
3. Esta dirección convertida no se enrutará a la dirección de memoria de destino 0, lo que provoca un comportamiento inesperado.
Este problema está programado para ser solucionado en una versión futura del software Quartus® Prime Pro Edition.