Descripción
La simulación lista para usar ejecuta el pCLK a 400 MHz, mientras que en la hoja de datos de FPGA Interface Manager, el pCLK está configurado en 250 MHz.
Resolución
Como ASE es un modelo funcional, cambiar la frecuencia de pClk no hará que las estimaciones de rendimiento sean más precisas. Si el desarrollador aún desea editar el valor del reloj, se deben realizar cambios en rtl/platform.vh de ASE en la sección clock.