**Error:.. /<ip_naming>/fifo_<random string="">/sim/<ip_naming>_fifo_<random string="">_<random string="">.vhd(31): cerca de ")": (vcom-1576) esperando IDENTIFIER.</random></random></ip_naming></random></ip_naming>

Debido a un problema en el software Quartus® Prime Pro Edition versión 23.3 y anteriores, es posible que vea este error al compilar los archivos de simulación en el simulador Questa*- FPGA Edition. Este error se produce al compilar el modelo de simulación de PI FPGA FIFO generado en VHDL.

El error surge de un punto y coma presente al final del último puerto dentro de la entidad (línea 30) de los archivos de simulación.

Para evitar este problema, utilice uno de los pasos siguientes:

• Genere el modelo de simulación de PI de FPGA FIFO en Verilog HDL en lugar de VHDL.

O

• Elimine el punto y coma situado en la línea 30 de los archivos de simulación. El archivo VHDL se puede encontrar en:
  <project_directory>/<ip_naming>/fifo_<cadena aleatoria>/sim/<ip_naming>_fifo_<cadena aleatoria>_<cadena aleatoria>.vhd
  Debe eliminarlo cada vez que se genere el modelo de simulación.

Este problema se solucionó a partir de la versión 23.4 del software Quartus® Prime Pro Edition.