Descripción
Debido a un problema en las versiones 23.2 y 23.3 del software Quartus® Prime Pro Edition, es posible que vea violaciones de sincronización para cualquiera de las rutas que terminan como se muestra a continuación al migrar IP de FPGA de transmisión de F-Tile Avalon® para PCI Express* del software Quartus® Prime Pro Edition versión 23.1 a 23.2 o 23.3 en dispositivos Agilex™ 7.
- *|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg
- *|cur_state*|din_s1
- *|pcie_src_inst|p*_hot_rst_cur_state[*]
- *|pcie_src_inst|in_warm_rst_inst|*
Resolución
Para solucionar este problema, agregue los siguientes set_false_path al archivo SDC superior, que corregirá las infracciones de temporización:
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_tx_pld_rst_n_r_ch*[*]] -to [get_keepers *auto_tiles|z1577*|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg]
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_rx_pld_rst_n_r_ch*[*]] -to [get_keepers *auto_tiles|z1577*|hdpldadapt_rx_chnl_*~pld_rx_clk1_dcm.reg]
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|pld_adapter_rx_pld_rst_n_r_ch*[*]] -to [get_keepers *auto_tiles|z1577*|hdpldadapt_tx_chnl_*~pld_tx_clk1_dcm.reg]
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|cur_state*] -to [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|cur_state*|din_s1]
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|cur_state*] -to [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|p*_hot_rst_cur_state[*]]
- set_false_path -from [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|in_warm_rst*] -to [get_keepers ${ip_inst_name}|pcie_sip_top_inst|pcie_src_inst|in_warm_rst_inst|*]
Este problema se solucionó a partir de la versión 23.4 del software Quartus® Prime Pro Edition.