ID del artículo: 000096962 Tipo de contenido: Fe de erratas Última revisión: 18/06/2024

¿Por qué la interfaz AXI-Lite lee "x" en la simulación cuando intenta acceder a los registros de estado "Stat" para las velocidades de 50 g/100 g/200 g y 400 g cuando se utiliza el subsistema Ethernet FPGA PI?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en el subsistema Ethernet FPGA IP versión 23.3, el usuario no podrá acceder a ningún registro de estado utilizando AXI-Lite.

Resolución

No hay ninguna solución para este problema.
Está previsto que este problema se solucione en una versión futura del subsistema Ethernet FPGA IP.

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Descargo de responsabilidad

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