Debido a un problema en la versión 23.2 del webcore FPGA IP de CPRI F-Tile, es posible que vea un error al generar los archivos en la carpeta "support_logic" con el ejemplo de diseño de simulación de IP de FPGA CPRI F-Tile mientras ejecuta el flujo de generación lógica de Quartus® Tile (QTLG) en el diseño de ejemplo de simulación de IP de FPGA CPRI de F-Tile varias veces.
Para evitar este problema en el Webcore de ejemplo de simulación de IP de CP FPGA RI F-Tile versión 23.2, siga los pasos siguientes.
1. Modifique los archivos "cpri_ii_0_testbench/ip_components/tb_top.qsf" comentando la línea como se muestra a continuación:
#set_global_assignment -nombre SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. Modifique el archivo "cpri_ii_0_testbench/testbench/tb_top.sv" introduciendo la siguiente condición de definición para "tb_top_auto_tiles tb_top_auto_tiles ()":
«ifndef ALTERA_RESERVED_QIS // Código excluido para la síntesis de Quartus
tb_top_auto_tiles tb_top_auto_tiles ();
«Endif
3. Ejecute los comandos especificados, a saber, "quartus_ipgenerate" y "quartus_tlg", como se indica en la Sección 2.8 de la Guía del usuario.
Esta solución no sería necesaria cuando el usuario no genera el diseño de ejemplo de diseño de ejemplo de diseño de simulación de ejemplo de diseño de CPRI FPGA F-Tile para CPRI FPGA IP con un dispositivo Agilex™ F-Tile.
Está previsto que este problema se solucione en una versión futura de la IP FPGA PHY de CPRI F-Tile.