- En versiones anteriores a 2024.07.08 del Arria® 10 FPGAs núcleo y manual de E/S de propósito general, capítulo 5.5.3.3. Programmable IOE Delay, la oración en el manual de GPIO Arria®10 FPGAs que menciona "retrasos incrementales de 50 ps" no es un valor exacto. Es solo un ejemplo que explica la relación entre los valores de "Offset" y "Maximum Delay". Los usuarios deben consultar la hoja de datos para obtener los valores exactos de retardo de IOE.
- En la hoja de datos del dispositivo Arria® 10, la Tabla 89 muestra el valor de Retardo máximo de diferentes grados de velocidad y el rango de valor de Compensación para los pines de entrada y salida. Pero la tabla no explica exactamente sus relaciones.
En versiones anteriores a 2024.07.08 del Arria® 10 Manual de E/S de propósito general y estructura central de FPGAs, 5.5.3.3. El capítulo Demora programable de la IOE contiene una frase que menciona "demoras incrementales de 50 ps". No es un valor exacto, sino solo un ejemplo que explica la relación entre los valores de "Offset" y "Maximum Delay". Los usuarios deben consultar la hoja de datos para obtener los valores exactos de retardo de IOE.
De la Arria® 10 FPGA Ficha técnica del dispositivo Tabla 89. Retraso programable IOE para los Arria® 10 dispositivos FPGA, podemos ver diferentes retrasos máximos IOE para dispositivos con diferentes grados de velocidad. Podemos ajustar la configuración de la cadena de retraso de salida (IO_IN_DLY_CHN) para la ruta de salida de 0 ~ 15, lo que significa una resolución dividida en 15. Para la ruta de entrada, el rango de parámetros de la configuración de la cadena de retraso de entrada (IO_OUT_DLY_CHN) es 0 ~ 63, resolución dividida por 63.
Se simplificó la oración a fórmulas de la siguiente manera:
Para el pin de salida, si establecemos la IO_OUT_DLY_CHN como N,
Retraso incremental de la ruta de salida = Retraso máximo de salida / 15
Valor de retardo de salida = retraso incremental de la ruta de salida × N
Para el pin de entrada, si establecemos la IO_IN_DLY_CHN como N,
Retraso incremental de la ruta de entrada = Retraso máximo de salida / 63
Valor de retraso de entrada = retraso incremental de la ruta de entrada × N
Por ejemplo, el retardo de entrada -E3S del modelo lento se puede establecer entre 0 y 6,035 ns, con un tamaño de paso de 6,035 ns/63=0,0958 ns.
Sin embargo, debemos saber que PVT no compensa las cadenas de retraso de E/S. El valor cambia con Proceso, Voltaje y Temperatura.
En la revisión 2024.07.08 del Arria® 10 FPGAs Core Fabric and General Purpose I/O Handbook, la descripción del retraso de la IOE en el capítulo 5.5.3.3. Se actualizó el retraso programable de la IOE .