Descripción
Debido a un problema en las versiones 23.2 y anteriores del software Quartus® Prime Pro Edition, es posible que vea este error durante la etapa de colocación de ajuste al abordar los FPGAs de Agilex®™ 7 series I y M mediante la IP de FPGA R-Tile para Compute Express Link* (CXL*). Este error se produce cuando la señal nPERST está conectada al tejido lógico soft FPGA. La lógica en el núcleo debe ser impulsada por otra señal.
Resolución
Para evitar este problema, modifique el diseño para que el pin nPERST solo se conduzca a la PI de PCIe* de R-Tile
Este problema se solucionó a partir del software Quartus® Prime Pro Edition versión 23.3