ID del artículo: 000095888 Tipo de contenido: Mensajes de error Última revisión: 15/04/2024

Error interno: Subsistema: EPEO, Archivo: /quartus/power/epeo/epeo_writer2.cpp, Línea: <number></number>

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Quartus® Prime Pro Edition 23.2 y versiones anteriores, es posible que vea este error interno cuando se ejecuta Power Analyzer en un dispositivo Agilex™ 7. El error se debe a descripciones inadecuadas de las limitaciones de diseño de sinopsis (SDC) para la versión de restablecimiento FPGA IP.

    Línea: <número> en el mensaje de error depende de la versión del software Quartus® Prime Pro Edition.

    Cuando se utiliza la versión 22.4 y anteriores, es Línea: 201.

    Cuando se utiliza la versión 23.1 y posteriores, es Línea: 183.

    Resolución

    Para evitar el error, quite el siguiente archivo SDC de la lista de archivos SDC para Timing Analyzer antes de ejecutar Power Analyzer.

    • reset_release/altera_s10_user_rst_clkgate_<número>/synth/altera_s10_user_rst_clkgate_fm.sdc

    Tenga en cuenta que <número> en la ruta del archivo depende de la versión del software Quartus® Prime Pro Edition.

    Para excluir el archivo SDC anterior del Analizador de tiempo, siga estos pasos

    1. Abra la ventana Configuración
    2. Seleccione Analizador de tiempo en el panel Categoría de la ventana Configuración
    3. Elimine <ruta relativa del directorio del proyecto>/reset_release.ip de la lista de archivos SDC para incluir en el proyecto

    Este problema se solucionará en una versión futura del software Quartus® Prime Pro Edition.

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    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

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