Debido a un problema en el software Quartus® Prime Pro Edition 23.2 y versiones anteriores, es posible que vea este error interno cuando se ejecuta Power Analyzer en un dispositivo Agilex™ 7. El error se debe a descripciones inadecuadas de las limitaciones de diseño de sinopsis (SDC) para la versión de restablecimiento FPGA IP.
Línea: <número> en el mensaje de error depende de la versión del software Quartus® Prime Pro Edition.
Cuando se utiliza la versión 22.4 y anteriores, es Línea: 201.
Cuando se utiliza la versión 23.1 y posteriores, es Línea: 183.
Para evitar el error, quite el siguiente archivo SDC de la lista de archivos SDC para Timing Analyzer antes de ejecutar Power Analyzer.
- reset_release/altera_s10_user_rst_clkgate_<número>/synth/altera_s10_user_rst_clkgate_fm.sdc
Tenga en cuenta que <número> en la ruta del archivo depende de la versión del software Quartus® Prime Pro Edition.
Para excluir el archivo SDC anterior del Analizador de tiempo, siga estos pasos
- Abra la ventana Configuración
- Seleccione Analizador de tiempo en el panel Categoría de la ventana Configuración
- Elimine <ruta relativa del directorio del proyecto>/reset_release.ip de la lista de archivos SDC para incluir en el proyecto
Este problema se solucionará en una versión futura del software Quartus® Prime Pro Edition.