Descripción
Debido a un problema en la versión 23.2 y anteriores del software Quartus® Prime Pro Edition, es posible que vea que el Visor de red de reloj en el analizador de sincronización muestra incorrectamente ciertas señales de datos como relojes base.
Este problema surge cuando el analizador de tiempo detecta una restricción SDC que define un reloj que se extiende hacia los puertos de datos y reloj. Es importante tener en cuenta que este comportamiento no afecta al análisis de sincronización de las rutas relacionadas.
Este problema solo afecta a Stratix® dispositivos de 10 FPGA.
Resolución
Es seguro ignorar los relojes que se originan en los pines de datos, como se informa en el Visor de red de reloj.