¿Por qué el error de precisión de marca de tiempo de los diseños de PTP con Ethernet 25G Intel® Stratix® 10 FPGA IP es mayor de lo esperado?

Debido a un problema en la versión 22.4 del software Intel® Quartus® Prime Pro Edition, los diseños de PTP que utilizan la IP de FPGA Ethernet Intel® Stratix® 10 de 25 G pueden observar valores de error de precisión de marca de tiempo más altos tanto en la simulación como en el hardware.

Este problema afectará las velocidades de 10G y 25G.

Para evitar este problema en el software Intel® Quartus® Prime Pro Edition v22.4, compense el error de precisión de marca de tiempo agregando el siguiente valor sobre el valor de latencia configurado de RX PMA en el 0xB06 de soluciónrápida (RX_PTP_PMA_LATENCY de CSR):

Modo 25G: agregue 2.56ns (un ciclo de reloj clk_rxmac)

Modo 10G: agregue 6.4ns (un ciclo de reloj clk_rxmac)

Este problema se ha solucionado en la versión 23.1 del software Intel® Quartus® Prime Pro Edition.