Descripción
Debido a un problema en la versión 23.2 del software Quartus® Prime Pro Edition, es posible que observe fallas de simulación Verilog y VHDL para el diseño de IP del FPGA de transmisión de Serial Lite III con modo de reloj estándar para los dispositivos Arria® 10 y Cyclone® 10 cuando se utiliza la última versión 2023.1 del software Questa*- FPGA Edition.
Resolución
Para evitar este error de simulación, puede utilizar la versión anterior del software Questa*- FPGA Edition versión 2022.4.