¿Por qué la señal refclk_fgt_enabled_[n] de la PI de los FPGA relojes PLL de referencia y sistema F-Tile no funciona como se esperaba en la versión 23.2 del software Quartus® Prime Pro Edition?

Debido a un problema en la versión 23.2 del software Quartus® Prime Pro Edition, la señal de salida refclk_fgt_enabled_[n] en la PI de los relojes PLL FPGA del sistema y referencia F-Tile siempre será de 1'b0 cuando habilite el modo monitor configurando en_refclk_fgt_[n][1..0] como 2'b11. La señal refclk_fgt_enabled_[n] solo funciona cuando la señal en_refclk_fgt_[n] está establecida en 2'b00 (Desactivar REFCLK) o 2'b01 (Activar REFCLK).

No debe establecer la señal en_refclk_fgt_[n][1..0] en 2'b11. Si desea supervisar el estado del reloj de referencia del transceptor F-Tile FGT, puede inferirlo supervisando la señal de tx_pll_locked de la PI de FPGA directa de PHY PMA/FEC de F-Tile

Este problema se corrigió en la versión 23.3 del software Quartus® Prime Pro Edition.