ID del artículo: 000095590 Tipo de contenido: Fe de erratas Última revisión: 03/10/2023

¿Por qué las variantes de F-Tile con clasificador PTP y Tx PTP habilitado dentro del subsistema Ethernet Intel® FPGA IP no se compilan cuando se utiliza el simulador Synopsys* VCS?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Interfaces
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 23.2 del software Intel® Quartus® Prime Pro Edition, las variantes F-Tile con PTP y clasificador de paquetes PTP habilitado dentro del Intel® FPGA IP del subsistema Ethernet no se compilarán cuando se utilice el simulador Synopsys* VCS.

    Este problema no afecta a otros simuladores compatibles.

    Resolución

    Para evitar este problema, agregue el modificador "-ignore initializer_driver_checks" a la sección USER_DEFINED_ELAB_OPTIONS del archivo run_vcs.sh que se encuentra en el directorio <nombre de proyecto de diseño de ejemplo>/example_testbench.

    Este problema se corrigió en la versión 23.3 del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

    Descargo de responsabilidad

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