Durante la etapa de generación de Support-Logic, el software Quartus™ Prime Pro Edition reordena la precedencia de los archivos SDC (Synopsys Design Constraints) en proyectos donde se instancia cualquier IP F-tile. Este ajuste se realiza para evitar fallas inesperadas resultantes de una orden SDC incorrecta. Es importante tener en cuenta que este comportamiento no es indicativo de un error. Sin embargo, puede dar lugar a errores al definir restricciones basadas en relojes generados durante la etapa de generación de lógica de mosaico. Esto se debe a que las restricciones pueden dirigirse a relojes que aún no se han definido después de la etapa de generación lógica basada en el nuevo orden SDC.
Si necesitas derivar tus propias restricciones de los relojes Tile por cualquier motivo, sigue los pasos a continuación:
- Ejecute las etapas de generación de IP y generación de lógica de soporte.
- Usando la GUI, vaya a Asignaciones > Configuración > Analizador de tiempo y use los botones "Arriba" y "Abajo" para reorganizar los archivos según sea necesario; de lo contrario, abra su archivo QSF (Archivo de configuración de Quartus) y reorganice el orden de archivos SDC.
- Ejecute las siguientes etapas de compilación: análisis y síntesis, instalador y ensamblador.