Es posible que vea mensajes de advertencia crítica Intel® Quartus® Tile Logic Generation, como los siguientes en su dispositivo Intel Agilex® 7 con transceptores F-Tile al utilizar Intel® Quartus® Software Prime Pro Edition versión 23.1.
Advertencia crítica(23469): El bloque <path>|x_bb_f_ux_tx no estableció los siguientes parámetros
Info(23470): txeq_main_tap de parámetros
Info(23470): txeq_post_tap_1 de parámetros
Info(23470): txeq_pre_tap_1 de parámetros
Info(23470): txeq_pre_tap_2 de parámetros
Advertencia crítica(23469): El bloque <path>|x_bb_f_ux_rx no estableció los siguientes parámetros
Info(23470): rxeq_dfe_data_tap_1 de parámetros
Info(23470): rxeq_hf_boost de parámetros
Info(23470): rxeq_vga_gain de parámetros
Para eliminar las advertencias de transmisor, debe agregar restricciones de archivo de configuración de Quartus (QSF) según los requisitos de pérdida de canal. Por ejemplo, puede ingresar:
set_instance_assignment -name HSSI_PARAMETER "txeq_main_tap=35" -a <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_1=5", a <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_2=0" -a <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_post_tap_1=0" -a <pin_name>
La mayoría de las PI del transceptor Intel F-Tile como las que se enumeran a continuación utilizan rx automatico de concepción. En este caso, puede ignorar de forma segura las rxeq_dfe_data_tap_1, rxeq_hf_boost y rxeq_vga_gain advertencias críticas que se utilizan para la ecualización RX manual. Si desea eliminar estas advertencias críticas, puede agregar asignaciones de QSF de acuerdo con la tabla siguiente que se determinó a partir de los ejemplos de diseño de Intel IP en Intel® Quartus® Versión 23.1 del software Prime Pro Edition.
| rxeq_dfe_data_tap_1 | rxeq_hf_boost | rxeq_vga_gain | |
| F-Tile Ethernet IntelFPGA Hard IP | 0 | 0 | 60 |
| F-Tile JESD204C Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Serial Lite IV Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Interlaken Intel FPGA IP | 0 | 0 | 60 |
| F-Tile CPRI PHY Intel FPGA IP | 0 | 0 | 60 |
| Ejemplo de diseño multirateo de F-Tile PRECONFIGUR/FEC DirectPHY | 0 | 0 | 60 |
| Ejemplo de diseño de multirateo de Ethernet F-Tile | 0 | 0 | 60 |
| Ejemplo de diseño de multirateación F-Tile CPRI | 0 | 0 | 60 |
| F-Tile HDMI Intel FPGA IP | 0 | 0 | 60 |
| F-Tile SDI II Intel FPGA IP | 0 | 0 | 60 |
| F-Tile DisplayPort Intel FPGA IP | 0 | 0 | 37 |
Por ejemplo, se utilizaría lo siguiente para la Intel FPGA Hard IP de Ethernet F-Tile.
set_instance_assignment -name HSSI_PARAMETER "rxeq_dfe_data_tap_1=0" -a <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_hf_boost=0" -a <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_vga_gain=60", a <pin_name>
Es posible que vea un error de generación de lógica de mosaico Intel® Quartus® (QTLG) si utiliza valores diferentes de la tabla.
Este problema se resolverá en una versión futura del software Intel® Quartus® Prime Pro Edition.