Debido a un problema en el software Intel® Quartus® Prime Pro Edition v23.1, cuando se utiliza tanto la PHY PCIe como la PHY no PCIe con modo de reloj PMA en el mismo F-tile en Intel Agilex® 7 dispositivos, es posible que vea el siguiente error de generación de lógica de soporte:
Error(21842): No se puede generar lógica de compatibilidad porque los componentes IP utilizados en el diseño tienen configuraciones conflictivas
Error: El diseño no se puede programar en F-Tiles disponibles porque determinadas restricciones de ubicación son conflictivas o porque el diseño requiere más recursos en comparación con lo que está disponible en el dispositivo actual.
Este error no ocurrirá si se utiliza una PHY no PCIe adicional con modo de reloj PLL del sistema y se ha habilitado un PLL de sistema para la PHY no PCIe con el modo de reloj PLL del sistema.
Este error se produce cuando no se ha habilitado un PLL del sistema para la configuración de PHY que no son PCIe.
Para evitar este problema, habilite el sistema PLL #0 para la configuración de PMA directo PHY con el modo de reloj PMA y deje el reloj de salida del sistema PLL #0 desconectado. Debe utilizar el PLL #0 del sistema, no el PLL #1 o #2 del sistema para la solución alternativa. Se debe utilizar el PLL #1 o #2 del sistema para el Intel FPGA IP PCIe.