ID del artículo: 000094923 Tipo de contenido: Mensajes de error Última revisión: 19/05/2023

¿Por qué falla la simulación de diseño de ejemplo de Ethernet Intel® Stratix®10 de baja latencia 10G MAC Intel® FPGA IP?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 23.1 o anterior, el siguiente error aparecerá en la simulación al utilizar el ejemplo de diseño generado por el preestablecido 10M/100M/1G/2.5G/5G/10G(USXGMII).


    N.° ** Error: .. /models/altera_eth_top.sv(128): No se define el módulo "altera_eth_top_auto_tiles".

    Resolución

    No hay una solución alternativa para este problema.
    Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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