ID del artículo: 000094752 Tipo de contenido: Resolución de problemas Última revisión: 12/10/2023

¿Por qué veo errores FCS o CRC en un socio de enlace o un probador de Ethernet cuando el "Bucle invertido del cliente de paquetes" está habilitado en mi ejemplo de diseño de Intel® FPGA Hard IP Ethernet F-tile?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 23.1 del software Intel® Quartus® Prime Pro Edition, es posible que vea errores FCS o CRC en un socio de enlace o probador de Ethernet cuando el "Packet Client Loopback" está habilitado en el ejemplo de diseño del Intel® FPGA Hard IP F-tile Ethernet.

Resolución

Para evitar este problema, escriba 32'h0000_0000 en el registro cfg_rom_pkt_gap_addr (desplazamiento 0x1C). Para el ejemplo de diseño de instancia de IP única, este registro se puede encontrar en 0x0010_001C de desplazamiento absoluto.
Este problema se ha solucionado a partir de la versión 23.2 del software Intel® Quartus® Prime Pro Edition.

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