ID del artículo: 000094690 Tipo de contenido: Resolución de problemas Última revisión: 15/06/2023

¿Por qué la PI de Ethernet E-Tile para Intel Agilex® 7 FPGA aprovecharse durante la reconfiguración dinámica 100G-PAM4?

Entorno

    Intel® Quartus® Prime Pro Edition
    E-tile Hard IP para Ethernet FPGA IP Intel®
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un error en la PI de Ethernet E-Tile para Intel Agilex® 7 FPGA, si está utilizando el restablecimiento de IP (i_csr_rst_n) durante el proceso de reconfiguración dinámica, "DR_busy" puede llegar a convertirse en un error; no se puede lograr la "wait_for_ehipg_cfg_load_done". Esta situación no se puede recuperar mediante el restablecimiento de la PI. Solo volver a descargar la imagen FPGA puede recuperar el enlace.

Resolución

Este problema se ha solucionado a partir de la Intel® Quartus® versión 23.1 del software Prime Pro Edition.

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Este artículo se aplica a 1 productos

FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ serie F

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