Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 22.4 F-Tile DisplayPort Intel® FPGA IP Ejemplo de diseño, hay un error en el modelo de simulación en el cual Rx Phy Top indaga el comportamiento de constricción del carril de hardware que era requerido por la tarjeta dependiente DisplayPort FMC, pero el testbench de simulación no pudo incluir la misma conversión de carriles.
Esto hace que rx CRC muestre valores incorrectos.
Para evitar este problema para la versión 22.4 del software Intel® Quartus® Prime Pro Edition, invierta los datos paralelos tx implementando los pasos que se indican a continuación:
Modifique el archivo "<project>/simulation/rtl/tx_phy/tx_phy_top.sv".
Cambie el siguiente paramater:
parámetro LANE_POLARITY_INVERTED = 0
Y agregue el siguiente código:
asignar gxb_tx_clkout = tx_ls_clkout[3];
asignar tx_cadence_fast_clk = tx_syspll_clkout[3];
asignar tx_parallel_data = (dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16],1'd0,tx_parallel_valid[0],22'd0,tx_parallel_data_i[0+:16],
24'd0,tx_parallel_data_i[56+:16],1'd0,tx_parallel_valid[1],22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16],1'd0,tx_parallel_valid[2],22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16],1'd0,tx_parallel_valid[3],22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20],1'd0,tx_parallel_valid[1],18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20],1'd0,tx_parallel_valid[2],18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
Este problema se corrigió en la Intel® Quartus® Software Prime Pro Edition versión 23.1.