Descripción
El Reloj de espectro de difusión es mencionado por JEDEC y nuestra documentación indica que el ciclo bloqueado por fase de E/S (PLL) utilizado por las interfaces de memoria externa Intel® FPGA IP es compatible con el temporizamiento del espectro de difusión. Esto puede llevarle a una conclusión de que puede utilizar el tempore de espectro extendido para las interfaces de memoria externa Intel® FPGA IP.
Resolución
El temporización del espectro de difusión (SSC) no se admite con las interfaces de memoria externa Intel® FPGA IP debido a la perspectiva de cierre de la sincronización.
Más información
Las interfaces de memoria externa Intel® FPGA IP Gude del usuario se actualizarán con esta información.