¿Por qué los AM_LOCK y los RX_PCS_READY no hacen valer al simular la PI de Ethernet sin PTP E-Tile para Intel Agilex® 7 FPGA 100GE MAC+ PCS con un ejemplo de diseño de simulación RS-FEC (528 514) opcional con sim_mode desactivado?

Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 22.4 y anteriores, la simulación no afirma AM_LOCK y RX_PCS_READY para la siguiente configuración de IP Ethernet no PTP E-Tile para Intel Agilex® 7 FPGA100GE MAC+PCS con ejemplo de diseño de simulación RS-FEC opcional. El problema se produce cuando se modifica el parámetro sim_mode para E-Tile Hard IP for Ethernet Intel® FPGA IP (valor no predeterminado) de la siguiente manera:

parameter sim_mode = "disable";

Configuración:

1. En la ficha IP:
   1. Configure 100GE único con RSFEC o 100GE o 1 a 4 canales 10GE/25GE opcionales con RSFEC y PTP opcionales como la variante principal.
   2. Establezca el canal 100GE como canales activos al iniciar si elige 100GE o 1 a 4 canales 10GE/25GE con RSFEC y PTP opcionales como la variante de núcleo.
   3. Habilite RSFEC para utilizar la función RS-FEC.

      Nota: La función RS-FEC solo está disponible cuando usted selecciona 100GE o 1 a 4 canales 10GE/25GE con RSFEC y PTP opcionales como la variante de núcleo.

2. En la ficha 100GE:
   1. Establezca 100G como la velocidad de Ethernet.
   2. Establezca MAC+PCS como capas IP Ethernet selectas para crear instancias de la capa MAC y PCS o MAC+PCS+(528,514)RSFEC/MAC+PCS+(528,514)RSFEC para crear instancias de MAC y PCS con la función RS-FEC.

Para deshabilitar correctamente el parámetro sim_mode para la PI dura de E-Tile para ethernet Intel® FPGA IP, realice los siguientes cambios:

Para diseño sin AN/LT:

1. Abra <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. Después de la declaración de señal, copie y pega la siguiente línea:

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;

Para diseños con AN/LT:

1. Cambiar el valor de tiempo de inhibición de enlace en el parámetro IP a 2000, como se muestra en la siguiente captura de pantalla:

2. Haga clic en Generar HDL.

3. Realice los cambios en <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv como se describió anteriormente.

Una vez realizadas las modificaciones, ejecute la simulación como se describe en la guía del usuario.

Este problema se debe resolver en una versión futura del software Intel® Quartus® Prime Pro Edition.