Debido a un problema en la versión 23.1 del software Quartus® Prime Pro Edition, no se puede crear una instancia del bucle de bloqueo de fase (PLL) en el subbanco superior cuando se utiliza PHY Lite para interfaces paralelas Agilex®™ 7 FPGA IP.
Para evitar este problema, se puede crear una instancia de la entrada del reloj de referencia diferencial en el subbanco inferior en un índice de pines de 34-35 o 36-37.
Mientras que una sola entrada de reloj de referencia solo se puede instanciar en el subbanco inferior en un índice de pines de 34 o 36.
Si necesita crear una instancia de la entrada del reloj de referencia en el subbanco superior, debe agregar la siguiente asignación al archivo de configuración del software Quartus® Prime Pro Edition ( .qsf):
- set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst
Este problema se solucionó a partir de la versión 23.2 del software Quartus® Prime Pro Edition.