ID del artículo: 000093930 Tipo de contenido: Resolución de problemas Última revisión: 11/04/2023

¿Por qué tx_ready confitura baja al utilizar Intel® FPGA IP multirateo F-Tile Y FEC Direct PHY?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Transceptor L-Tile H-Tile PHY Nativo Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando se utiliza el Intel® FPGA IP multirateo F-Tile AVALON/FEC Direct PHY con RSFEC de canal de fibra habilitada, es posible que vea tx_ready bajo impulso después de activar la tx_reset.

    Resolución

    Aunque no es necesario un marcador de alineación cuando se utiliza RSFEC con modo de canal de fibra. Para completar el apretón de manos de SRC, todavía debe dar tx_am_gen_2x_ack mediante ciclos de tx_clkout de nomenclatura. Luego , tx_ready subirá después de que se haya completado el apretón de manos. Esta nota se actualizará en una nueva versión de F-tile Architecture y DE LA GUÍA DEL USUARIO DE FEC Direct PHY IP.

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