ID del artículo: 000093638 Tipo de contenido: Mensajes de error Última revisión: 06/05/2024

¿Por qué falla la generación de ejemplos de diseño de IP de F-Tile JESD204C Agilex™ 7 FPGA cuando la velocidad de datos está entre 16,3 Gbps y 17,1 Gbps?

Entorno

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 22.4 del software Quartus® Prime Pro Edition, es posible que veas un error en la generación de ejemplos de diseño de IP de F-Tile JESD204C Agilex™ 7 FPGA cuando la velocidad de datos está entre 16,3 Gbps y 17,1 Gbps para todos los dispositivos de grado de velocidad PMA.

La causa de este problema es que se está seleccionando un bucle de bloqueo de fase (PLL) interno en el modo incorrecto.

Resolución

No hay solución alternativa.

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FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

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Descargo de responsabilidad

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