ID del artículo: 000093528 Tipo de contenido: Fe de erratas Última revisión: 06/05/2024

¿Por qué falla la generación de ejemplos de diseño de IP de F-Tile JESD204B Agilex™ 7 FPGA cuando la velocidad de datos está entre 16,3 Gbps y 17,1 Gbps?

Entorno

    Intel® Quartus® Prime Pro Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 22.4 y anteriores del software Quartus® Prime Pro Edition, es posible que veas un error en la generación de ejemplo de diseño de IP de FPGA F-Tile JESD204B Agilex™ 7 cuando la velocidad de datos está entre 16,3 Gbps y 17,1 Gbps para todos los dispositivos de grado de velocidad PMA.

La causa de este problema es que se está seleccionando un bucle de bloqueo de fase (PLL) interno en el modo incorrecto.

Resolución

No hay solución alternativa.

Productos relacionados

Este artículo se aplica a 1 productos

FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.