ID del artículo: 000093304 Tipo de contenido: Conectividad Última revisión: 15/11/2023

¿Por qué veo una restricción en la ubicación del reloj de referencia con ASIC Proto I/O Standard en PHY Lite para interfaces paralelas Intel Agilex® 7 FPGA IP?

Entorno

    Intel® Quartus® Prime Pro Edition
    PHY Lite para interfaces paralelas FPGA IP Intel® Arria® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en Intel® Quartus® versión 22.4 de Prime Pro Edition, el PHY Lite para interfaces paralelas Intel Agilex® 7 FPGA carriles IP no se puede compartir con el reloj de referencia si se utiliza el estándar ASIC Proto I/O.

Resolución

Para evitar este problema en Intel® Quartus® versión 22.4 del software Prime Pro Edition, especifique la ubicación del reloj de referencia con Intel® Quartus® Planificador de pines Prime Pro Edition o Intel® Quartus® Editor de asignaciones Prime Pro Edition.

Este problema se solucionó a partir de la versión 23.1 del software Intel® Quartus® Prime Pro Edition.

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