ID del artículo: 000092820 Tipo de contenido: Resolución de problemas Última revisión: 20/05/2024

¿Por qué el valor de los datos de finalización siempre es cero para el objetivo CFGRd TLP para el puerto upstream en simulación cuando se utiliza el conmutador escalable FPGA IP para PCI Express?

Entorno

    Intel® Quartus® Prime Pro Edition

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 22.3 y anteriores del software Quartus® Prime Pro Edition, los datos de finalización para el destino CFGRd en el espacio de configuración del puerto con carga ascendente siempre son cero en la simulación.

Resolución

Para evitar este problema, modifique manualmente el directorio de ruta de acceso del archivo de inicialización de memoria (MIF) en archivos con los pasos siguientes:

  1. Abra el archivo <project_directory>/ip/switch_upstream_port/switch_upstream_port_intel_pcie_sep_ptile_top_0/synth/switch_upstream_port_intel_pcie_sep_ptile_top_0.v.
  2. Cambie el. MIF_DIRECTORY parámetro con la ruta del proyecto y la ubicación del FOMIN, por ejemplo:

. MIF_DIRECTORY ("<project_directory>/ip/switch_upstream_port/ switch_upstream_port_intel_pcie_sep_ptile_top_0/intel_pcie_sep_ptile_top_211/synth/sep/mif"),

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