¿Por qué los Intel® FPGA IP F-Tile PMA y FEC Direct PHY Multirate en simulación no logran afirmar la señal tx/rx_reset_ack?

A la versión de la guía del usuario de F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP: 2022.09.26 y versiones anteriores les falta el requisito de reloj de simulación para el subsistema Nios® CPU.

Si el rango de frecuencia proporcionado en la Tabla 7. Se siguen las señales de reloj para la entrada i_cpu_clk; la IP en la simulación no podrá afirmar el tx/rx_reset_ack después de afirmar tx/rx_reset .

• Frecuencia de 100 a 250 MHz cuando la opción Habilitar protección ECC está desactivada.
• Frecuencia de 100 a 200 MHz cuando está activada la opción Habilitar protección ECC .

Solo para simulación, conecte el pin del i_cpu_clk del F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP a un reloj de 100 GHz. Esto acelerará la simulación de Intel® FPGA IP de F-Tile Dynamic Reconfiguration Suite y tx/rx_reset_ack se afirmará correctamente.

No hay ninguna corrección de hardware planeada para este problema. La Guía del usuario menciona el requisito de señales de reloj de simulación.