Debido a un problema en la versión 22.3 del software Intel® Quartus® Prime Pro Edition, es posible que vea un reloj sin restricciones derivado del divisor de reloj en el analizador de sincronización, cuando se utiliza F-Tile Avalon® Streaming Intel® FPGA IP para PCI Express IP si se habilitan varios F-Tile y la opción "Clock Serisce" en la GUI se configura como modo divisor de reloj.
Para solucionar este problema, modifique la Intel® FPGA IP de transmisión de Avalon® F-Tile para el .sdc de PCI Express IP de la siguiente manera:
Ejemplo:
create_generated_clock -name adapter_clk -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks adapter_clk]
Cambiar a:
create_generated_clock -source *|hdpldadapt_rx_chnl_5|pld_pcs_rx_clk_out1_dcm -master_clock [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -multiply_by 1 -divide_by 2 [get_registers ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg] -add
set_clock_groups -asynchronous -group [get_clocks ${ip_inst_name}*|rx_clkout|ch5] -group [get_clocks ${ip_inst_name}*|g_halfrate_inst.g_clkdiv_inst.pcie_clk_divider_inst~div_reg]
Este problema se ha solucionado a partir de la Intel® Quartus® versión 22.4 del software Prime Pro Edition.