¿Por qué veo un error de generación de lógica Intel® Quartus® al configurar la Intel® FPGA IP de PHY directa PMA/FEC en F-tile como FGT, modo de reloj PLL del sistema, ancho único, interfaz PMA de 16 bits?

Debido a un error en la versión 22.3 y anteriores del software Intel® Quartus® Prime Pro Edition, es posible que veas un error de generación lógica al configurar la Intel® FPGA IP de PHY directa PMA/FEC F-tile como FGT, modo de reloj PLL del sistema, ancho único, interfaz PMA de 16 bits.

El error de generación de lógica Intel Quartus contendrá lo siguiente:

Error(21843): sys_clk_src == SYS_CLK_SRC_XCVR

Error(21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

Error (21843): tx_en == TRUE

Error (21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

Error(21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

Error(21843): tx_xcvr_width == TX_XCVR_WIDTH_16

Para evitar este error, realice los pasos siguientes:

1. Abra el archivo *.tlg.rpt en la carpeta output_files

2. Busque "bb_f_ehip_tx" y "bb_f_ehip_rx" en la sección "Informe de configuración de parámetros de IP de la herramienta de generación de lógica" del archivo .tlg.rpt y copie las rutas asociadas con bb_f_ehip_tx y bb_f_ehip_rx.

Los dos valores respectivos tendrán un aspecto similar al siguiente ejemplo:

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

3. Agregue las siguientes dos asignaciones de archivos de configuración de Quartus (QSF) con el campo <valor> siendo las dos rutas respectivas copiadas en el paso 2

set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

La asignación completa de QSF tendrá un aspecto similar al siguiente ejemplo:

set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

4. Guarde el QSF y compile el diseño.

Este problema se solucionará en una versión futura del software Intel® Quartus® Prime Pro Edition.