En el manual de Intel® Cyclone® 10 LP Core Fabric and General Purpose I/Os Figure 102. "Forma de onda de tiempo de configuración FPP" y figura 104. "Forma de onda de sincronización de configuración DE PS", hay un tiempo minuto para las especificaciones tST2CK durante cuánto tiempo desde que n ALLÁ VA alto hasta que se le permita la primera ventaja de ascenso en DCLK. Esto indica que DCLK debe ser bajo para esa duración mínima (tST2CK) antes de que nATA va alto.
Antes de la configuración, DCLK no puede alternar de bajo a alto antes de que nINDEX sea alto. Una vez que nIEEE es alto, DCLK debe permanecer bajo durante un período mínimo definido por la especificación tST2CK.
Si DCLK ya está en un estado alto antes de que nIEEE sea alta, puede pasar de alta a baja siempre que se cumpla la especificación tST2CK.