ID del artículo: 000092533 Tipo de contenido: Resolución de problemas Última revisión: 15/08/2023

¿Por qué veo que mem_reset_n y mem_cke afirmación no cumplen la especificación JEDEC en la simulación Intel® Arria®10 FPGA DDR4, DDR3 IP EMIF IP?

Entorno

    Intel® Quartus® Prime Pro Edition
    Interfaces de memoria externa FPGA IP Intel® Arria® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Es posible que vea la violación de sincronización de secuencia de inicialización de DDR4 y DDR3 donde la especificación JEDEC define 500us en la simulación.

Resolución

Esto es para acortar el tiempo de simulación y el hardware real sigue la especificación JEDEC.

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FPGA de SoC y FPGA Intel® Arria® 10

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