¿Por qué veo un error al utilizar el simulador Xcelium* al simular un ejemplo de diseño de Intel® FPGA IP SDI II F-tile no AXI en formato de archivo VHDL?

Al simular un ejemplo de diseño de Intel® FPGA IP SDI F-tile II no AXI en formato de archivo VHDL con el simulador Xcelium, es posible que vea los siguientes mensajes de error:

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): el puerto Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) de entrada de modo requiere asociación en el aspecto implícito del mapa.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): el puerto Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) de entrada de modo requiere asociación en el aspecto implícito del mapa.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): el puerto Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) de entrada de modo requiere asociación en el aspecto implícito del mapa.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): el puerto verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) de entrada de modo requiere asociación en el aspecto implícito del mapa.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): el puerto Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) de entrada de modo requiere asociación en el aspecto implícito del mapa.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): La instancia 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' de la unidad de diseño 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' no se ha resuelto en 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: módulo».
• XMELAB: *e,CUVMUR (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): La instancia 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' de la unidad de diseño 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' no se ha resuelto en 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: módulo».

Este problema se produce porque faltan algunos puertos cuando el Intel® FPGA IP Multirate PHY directo PMA/FEC F-tile está integrado en el ejemplo de diseño F-tile SDI II Intel FPGA IP.

Este problema se ha solucionado a partir de la versión 22.4 del software Intel® Quartus® Prime Pro Edition.